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ASIC Design and Synthesis - Vaibbhav Taraate

ASIC Design and Synthesis (eBook)

RTL Design Using Verilog
eBook Download: PDF
2021 | 1st ed. 2021
XXI, 330 Seiten
Springer Singapore (Verlag)
978-981-334-642-0 (ISBN)
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This book describes simple to complex ASIC design practical scenarios using Verilog. It builds a story from the basic fundamentals of ASIC designs to advanced RTL design concepts using Verilog. Looking at current trends of miniaturization, the contents provide practical information on the issues in ASIC design and synthesis using Synopsys DC and their solution. The book explains how to write efficient RTL using Verilog and how to improve design performance. It also covers architecture design strategies, multiple clock domain designs, low-power design techniques, DFT, pre-layout STA and the overall ASIC design flow with case studies. The contents of this book will be useful to practicing hardware engineers, students, and hobbyists looking to learn about ASIC design and synthesis.



Vaibbhav Taraate is an entrepreneur and mentor at '1 Rupee S T'. He holds B.E. (Electronics) degree from Shivaji University, Kolhapur (1995) and received a Gold Medal for standing first in all engineering branches. He completed his M.Tech. (Aerospace Control and Guidance) at the Indian Institute of Technology (IIT) Bombay, India, in 1999. He has over 18 years of experience in semi-custom ASIC and FPGA design, primarily using HDL languages such as Verilog , VHDL and SystemVerilog. He has worked with multinational corporations as a consultant, senior design engineer, and technical manager. His areas of expertise include RTL design using VHDL, RTL design using Verilog, complex FPGA-based design, low power design, synthesis and optimization, static timing analysis, system design using microprocessors, high-speed VLSI designs, and architecture design of complex SOCs.


This book describes simple to complex ASIC design practical scenarios using Verilog. It builds a story from the basic fundamentals of ASIC designs to advanced RTL design concepts using Verilog. Looking at current trends of miniaturization, the contents provide practical information on the issues in ASIC design and synthesis using Synopsys DC and their solution. The book explains how to write efficient RTL using Verilog and how to improve design performance. It also covers architecture design strategies, multiple clock domain designs, low-power design techniques, DFT, pre-layout STA and the overall ASIC design flow with case studies. The contents of this book will be useful to practicing hardware engineers, students, and hobbyists looking to learn about ASIC design and synthesis.
Erscheint lt. Verlag 6.1.2021
Zusatzinfo XXI, 330 p. 311 illus., 184 illus. in color.
Sprache englisch
Themenwelt Informatik Theorie / Studium Algorithmen
Informatik Weitere Themen Hardware
Technik Elektrotechnik / Energietechnik
Schlagworte ASIC • DFT • Low Power Design • RTL Synthesis • StA
ISBN-10 981-334-642-6 / 9813346426
ISBN-13 978-981-334-642-0 / 9789813346420
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